Very High Speed Integrated Circuit Hardware Description Language Wikipedia. Very High Speed Integrated Circuit Hardware Description Language auch VHSIC Hardware Description Language, kurz VHDL, ist eine Hardwarebeschreibungssprache, mit der es mglich ist, digitale Systeme textbasiert zu beschreiben. VHDL ist seit 1. 98. IEEE Standard festgelegt und es gibt inzwischen einige ebenfalls standardisierte Spracherweiterungen. Darber hinaus gibt es Sprachderivate wie zum Beispiel VHDL AMS, mit deren Hilfe auch analoge oder Mixed Signal Systeme beschrieben werden knnen. VHDL ist als Beschreibungssprachekeine Programmiersprache da sie jedoch Objekte beschreibt, deren Aufgabe meist die Informationsverarbeitung ist, kann ber deren Simulation dennoch Datenverarbeitung stattfinden, indem fr diesen Simulationslauf mitgegebene Eingangsdaten von der simulierten Hardware zu Ergebnisdaten verarbeitet werden. Durch diesen Umweg kann VHDL in Kombination mit einem Simulator wie eine Programmiersprache Turing vollstndige Datenverarbeitung beschreiben. Durch fortschrittliche Schaltungsgeneratoren ist es mitunter sogar mglich, anstatt des Hardwareaufbaus fr einen Algorithmus nur den Algorithmus selbst anzugeben die dazugehrige Schaltung wird vollautomatisch erzeugt. Dies nhert VHDL einer Programmiersprache weiter an. VHDL entstand im Rahmen der VHSIC Initiative, die von der US amerikanischen Regierung 1. Privatwirtschaft entstandenen Technologierckstand bei der Entwicklung von Very High Speed Integrated Circuits aufzuholen. Die Sprachdefinition war das Produkt von Normierungsbestrebungen eines Komitees, in dem die meisten greren CAD Anbieter und CAD Nutzer, aber auch Vereinigungen wie die IEEE, vertreten waren. Als groer nordamerikanischer Auftraggeber hat dann das US Verteidigungsministerium engl. Department of Defense VHDL zum Durchbruch verholfen. Es forderte, dass alle in ihrem Auftrag nach dem 3. September 1. 98. 8 entwickelten ASICs in VHDL dokumentiert werden mssten. Es wurde aber nur gefordert, dass wirklichkeitsgetreue Verhaltensbeschreibungen in VHDL entstehen mssten. Die Implementierungssprache sei es VHDL, Verilog. HDL oder die bis dahin bliche grafische Eingabe blieb fr die Auftragnehmer offen. Ziel war es, mindestens die Schaltungs Dokumentation zu vereinheitlichen und die Simulation komplexer digitaler Systembeschreibungen aus verschiedensten Quellen zu ermglichen. Die erste kommerzielle Version wurde 1. Sie entstand aus einer Zusammenarbeit der Unternehmen IBM, Texas Instruments und Intermetrics. VHDL ist durch den IEEE1. Standard von 1. 99. Gegenber dem ersten Standard von 1. IEEE 1. 07. 6 1. Sprache ergnzt, aber auch einige Konstrukte der alten Syntax entfernt und in wenigen Einzelfllen die Semantik von Konstrukten verndert. Eine Erweiterung der Beschreibung auf den analogen Bereich elektrischer Systeme wurde mit AHDL erzielt. Derzeit gibt es Bestrebungen, eine allgemeine Sprache zur Beschreibung technischer Systeme zu schaffen siehe VHDL AMS VHDL analogmixed signal. WavenApex-78404B7E.gif?q=80&w=1600&fit=max' alt='Mentor Graphics Eldo Simulator' title='Mentor Graphics Eldo Simulator' />Mentor GraphicsEDAElectronic Design Automation. Kilauea Mount Etna Mount Yasur Mount Nyiragongo and Nyamuragira Piton de la Fournaise Erta Ale. Tanner LEdit IC Layout. A complete analogmixedsignal IC physical design environment that is flexible and highly configurable. Diese soll den Rahmen der rein elektronischen Schaltungen verlassen und zustzlich mechanische Elemente, Sensoren und Aktoren modellieren, um auch diese mit in einer Systemsimulation erfassen zu knnen. Aktuelle EDA Tools untersttzen derzeit die Version VHDL 2. F4597F.jpg' alt='Mentor Graphics Eldo Simulator' title='Mentor Graphics Eldo Simulator' />VHDL 2. Bei VHDL arbeitet man nicht mit einzelnen elektronischen Bauteilen, sondern beschreibt das gewnschte Verhalten einer Schaltung auf einer hheren Abstraktionsebene. VHDL ermglicht das schnelle Entwickeln groer und komplexer Schaltungen z. B. Mikroprozessor mit ber 2. Mio. Transistoren, die hohe Effizienz erfordern zeitlich wie konomisch und untersttzt den Entwickler bei allen Arbeiten. So kann ein System simuliert, synthetisiert und schlielich eine Netzliste erstellt werden. Eine Verifikation ist sowohl durch vollstndige Simulation als auch formal mglich. Aus der Netzliste knnen Masken fr die Herstellung von MPGAs mask programmable gate array oder hnlichen LSI Large scale integration Chips produziert werden oder sie kann nach Konvertierung in einen geeigneten Bitstream direkt in ein FPGA Field Programmable Gate Array oder CPLD Complex Programmable Logic Device geladen werden. Mentor Graphics Eldo Simulator' title='Mentor Graphics Eldo Simulator' />Neben VHDL existieren Verilog und ABEL. Die weltweit meist genutzten Hardwarebeschreibungssprachen sind VHDL und Verilog. VHDL hat sich zum Quasistandard in Europa entwickelt, in den USA ist dagegen Verilog die meist verwendete Sprache. Es ist notwendig, zwischen synthesefhigem und funktionalem Code zu unterscheiden, weil es Konstrukte gibt, die sich zwar simulieren lassen, aber nicht in reale Hardware und damit in eine Netzliste bersetzt werden knnen. Was aus dem breiten Spektrum an funktionalem VHDL Code tatschlich synthesefhiger VHDL Code ist, bestimmt primr das zur VHDL Synthese gewhlte bersetzungsprogramm Synthesetool. Funktionaler, nicht synthesefhiger Code wird vor allem im Bereich der Schaltungssimulation und zur Erstellung sogenannter Testbenches eingesetzt, teilweise auch, um neue Verfahren wie beispielsweise das Verhalten von Schnittstellenprotokollen vorab zu prfen. Synthesefhigen VHDL Code herzustellen, ist im Regelfall aufwndiger und der Entwickler muss dabei auf groe Teile der Sprachmglichkeiten von VHDL bewusst verzichten und die Zielhardware und deren genauen Eigenschaften nher kennen. So ist beispielsweise VHDL Code zur Ein und Ausgabe ber das Betriebssystem textio wie dem Schreiben und Lesen von Dateien oder auch die Ausgabe von Texten auf den Bildschirm nicht synthesefhig. Codebeispiele. Beispiel D Flipflop behavioural nicht synthetisierbar. ENTITYDFlipflop. ISPORTD,Clk INBit Q OUTBit ENDDFlipflop ARCHITECTUREBehav. OFDFlipflop. ISCONSTANTTClkQ time 4. BEGINPROCESSBEGINWAITUNTILClkEVENTANDClkLastValue0ANDClk1 Qlt DAFTERTClkQ ENDPROCESS ENDBehav Beispiel D Flipflop behavioural synthetisierbar, aber AFTER TClkQ wird ignoriert. ENTITYDFlipflop. ISPORTD,Clk INBit Q OUTBit ENDDFlipflop ARCHITECTUREBehav. OFDFlipflop. ISCONSTANTTClkQ time 4. BEGINPROCESSBEGINWAITUNTILClkEVENTANDClk1 Qlt DAFTERTClkQ ENDPROCESS ENDBehav Beispiel D Flipflop behavioural synthetisierbar, asynchroner Reset. ENTITYDFlipflop. ISPORTD,Clk,n. Reset. Async INBit Q OUTBit ENDDFlipflop ARCHITECTUREBehav. OFDFlipflop. ISBEGINPROCESSClk,n. K-Lite Codec Pack 6.0.0. Reset. AsyncBEGINIFn. Reset. Async0THENQlt 0 ELSIFClkEVENTANDClk1THENQlt D ENDIF ENDPROCESS ENDBehav Beispiel D Flipflop behavioural synthetisierbar, synchroner Reset. ENTITYDFlipflop. ISPORTD,Clk,n. Reset. Sync INBit Q OUTBit ENDDFlipflop ARCHITECTUREBehav. OFDFlipflop. ISBEGINPROCESSClkBEGINIFClkEVENTANDClk1THENIFn. Reset. Sync0THENQlt 0 ELSEQlt D ENDIF ENDIF ENDPROCESS ENDBehav Beispiel Andere Architektur HerstellerbibliothekLIBRARYVendor. Lib ARCHITECTUREVendor. OFDFlipflop. ISCOMPONENTDff. PORTD,Clk INBit Qout OUTBit ENDCOMPONENT BEGINFf. Dff. PORTMAPD D,Clk Clk,Qout Q FORALL Dff. USEENTITYVendor. Lib. Component. Dff ENDVendor Mittlerweile hat sich VHDL als Standard fr die Simulationsmodelle von Intellectual Property IP durchgesetzt. In einem Simulationsmodell wird der eigentlich zu testende und synthesefhige VHDL Code bzw. VHDL Modul eingebettet und die Hardware darum in einem sogenannten Test Bench mglichst getreu nachgebildet.